| 摘要：提出了一種射頻卡讀寫器數字處理模塊的設計方案,特點是利用單片CPLD器件實現了讀寫器編碼、譯碼和差錯處理功能,系統體積小,性能穩定。該方案采用了原理圖和VHDL相結合的靈活設計,給出了一種快速CRC-CCITT并行實現的方法。 關鍵詞：CPLD RFID 射頻卡讀寫器 并行CRC 1 系統工作原理和CPLD特性 射頻卡讀寫系統又稱射頻識別系統（Radio Frequency Identification）,它是利用無線方式進行非接觸式雙向數據通信,進而達到識別目標并交換信息的目的。射頻識別技術發展迅速,在門禁、交通這、防盜、金融、身份證管理、工業自動化等方面有著廣泛的應用前景。按照相關標準,非接觸IC卡可以分為3種：（1）密耦合卡（ISO10536）,作用距離0～1cm。（2）近耦合卡（ISO 14443）,作用距離0～10cm。（3）疏耦合卡（ISO 15693）,作用距離0～150cm[1]。 基于ISO 15693協議標準設計的射頻卡讀寫器是目前中低頻段工作距離最遠（達1.5米）的射頻識別裝置。射頻卡由半導體廠商提供,目前國內外均有符合該標準的商用化射頻卡。
讀寫器和射頻卡之間的數據交換主要有兩種：（1）下行數據是讀寫器向射頻卡發送的具有固定幀格式的指令和數據：（1）上行數據是射頻卡響應讀寫器指令后返回的數據。讀寫器分前端收發模塊和后臺數據處理模塊。本文主要涉及數據處理部分,其主要功能有：指令裝配、下行數據編碼（讀寫器→卡）、上行數據解碼（卡→讀寫器）以及差錯控制模塊。射頻卡讀寫器結構如圖1所示。 在實際應用中,密耦合卡和近耦合卡距離射頻卡讀寫器作用距離特別小,一般每次只要求響應一張卡（如公交售票系統）。而疏耦合卡往往應用在對多卡同時進行響應的場合（如多個持卡行李同時經過門檢）,讀寫器與多卡同時進行數據交換可以通過軟件設計加入“防碰撞機制”實現。但是由于讀寫器在響應某張卡時的數據交換時間被限制在200μs～300μs內,選用普通單片機無法達到這一要求,因此在設計中選用了高速CPLD器件來實現編碼、解碼以及差錯控制功能。一方面在響應時間上滿足了實際應用的需要;另一方面簡化了軟件設計。
CPLD是從PAL和GAL發展起來陣列型高密度PLD器件,內部由可編程邏輯宏單元、可編程I/O單元、可編程內部連線構成。它們大多采用E2PROM和FLASH閃存工藝,掉電后編程信息不丟失[2]。器件性能可以滿足不同場合的需要,如Xilinx公司XC95XL系列CPLD具有低功耗特性,輸出電壓2.5V/3.3V,端到端延時5ns,系統最高工作頻率可達178M[3]。目前CPLD器件被廣泛應用于代替中小規模數字電路,提高系統的可靠性、抗干擾性能和處理速度。通過管腳鎖定和預留切換端口,可以在不改動原PCB電路板的基礎上對模塊的功能進行修改和完善,給調試帶來方便。
2 功能模塊實現 2.1 編碼器與譯碼器 單片機啟動編碼后,編碼模塊向單片機發中斷（INT0）獲取待編碼的指令數據,同時將指令數據送入并行CRC模塊。當指令數據完成編碼后,控制電路將2字節CRC值緊接在數據之后進行編碼。譯碼時,譯碼器檢測到起始位后,開始譯碼。譯碼后的數據通過中斷（INT1）通知單片機取走。并同時送入CRC并行運算模塊進行校驗,單片機在特定的時刻（接收完最后一字節數據時）讀取CRC校驗標志端口CRCALL0,判斷整個數據串的正確性。
編譯碼的數據格式如下： （1）數據編碼 從讀寫器到卡的數據采用脈沖位置調制即“1/256”編碼。用256個時隙表示8bit數據,通過控制bit脈沖出現的時間位置來表示0～255范圍內的數據。如圖2,在第255個位置出現的位置脈沖（9.44μs高電平的9.44μs低電平）表示數據E1（HEX）,采用計數器加控制電路即可實現。控制部分協助實現數據無縫編碼及形成幀起始位和結束位,用VHDL設計易于實現。編碼后的數據進行ASK調制（13.56MHz載波）,經天線發射出去。 （2）數據譯碼 從射頻卡返回的數據經過一次解調（去掉13.56MHz載波）后,數據編碼格式如圖3所示。可以直接進行數據譯碼,也可以去除子載波（423.75kHz）后得到Manchester碼再譯碼。這里采用后者,通過在每一bit的前、后半段時間內兩次取樣、判決、加以串并變換即可得到譯碼后的并行數據并送至并行CRC模塊進行CRC校驗,同時送往單片機處理,行CRC模塊在校驗結束時通知單片機取校驗結果。 2.2 差錯處理模塊 與射頻卡內部電路配合,讀寫器端采用了常用的CRC檢錯得傳機制。為了縮短處理時間,滿足讀寫器在實際應用中對多張卡同時處理時的響應時間要求,設計采用硬件實現。
計算下行數據的CRC值以及對上行數據進行CRC校驗,實際上都是完成數據的CRC計算,二者可以共用一個模塊,通過控制部分協調分工。通常CRC采用性反饋移位寄存器串行實現（見圖4）[4],這里提出了一種并行計算CRC的方法,具有更高的處理速度,使讀寫器對響應時間縮短。 CRC-CCITT算法生成多相式為：x 16+x 12+x 5+1[4]。計算CRC實際上是將數據通過線性反饋移位寄存器,所有數據移入后CRC寄存器的值即為16位CRC值。并行CRC運算模塊每次輸入8位數據,相當于一次并行運算就得到了串行移位運算時需要8位移位所得的結束。由表1～表4可以知道并行CRC實現的原理：每個時鐘到來時完成8bit數據CRC值計算;下一個8bit數據到來時,把上一個8bit數據的CRC值C15～C0作為初值,繼續完成并行CRC計算。即每次處理一個字節。
表1 移位前CRC寄存器值（初值） |
66821730(技術支持)
