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摘要：本文介紹了基于PCI總線的DSP數(shù)字信號(hào)處理板的硬件結(jié)構(gòu)，并具體的討論了它在設(shè)計(jì)中的應(yīng)用方法。
 
關(guān)鍵詞：PCI總線，DSP, PCI9054。
 
引言 

以INTEL公司為主推出的PCI總線規(guī)范。采用PCI總線設(shè)備所具有的配置空間以及PCI總線通過(guò)橋接電路與CPU相連的技術(shù)使PCI總線具有廣泛的適應(yīng)性，同時(shí)能滿足高速設(shè)備的要求。 

另一方面，DSP的發(fā)展也異常迅速。ADI公司于2001年發(fā)布了其高性能TigerSHARC系列DSP的新成員，采用這樣系列的芯片，可研制出處理能力更強(qiáng)，體積更小，開(kāi)發(fā)成本更低，性價(jià)比更高的信號(hào)處理機(jī)。并廣泛地應(yīng)用于信號(hào)處理、通信、語(yǔ)音、圖像和軍事等各個(gè)領(lǐng)域。

TS101S介紹

本系統(tǒng)采用美國(guó)ADI公司的高性能TigerSHARC 101S作為主處理器，簡(jiǎn)稱TS101S。ADSP TS101S處理支持32bit和64bit 浮點(diǎn)，以及8、16、32和64bit定點(diǎn)處理。它的靜態(tài)超量結(jié)構(gòu)使DSP每周期能執(zhí)行多達(dá)4條指令，進(jìn)行24個(gè)16bit定點(diǎn)運(yùn)算和6個(gè)浮點(diǎn)運(yùn)算。其內(nèi)部有三條相互獨(dú)立的128bit寬度和內(nèi)部數(shù)據(jù)總線，每條連接三個(gè)2Mbit內(nèi)部存儲(chǔ)塊中的一個(gè)，提供4字的數(shù)據(jù)、指令及I/O訪問(wèn)和 14.4Gbyte/S的內(nèi)部存儲(chǔ)帶寬。以300MHZ時(shí)鐘運(yùn)行時(shí)，其內(nèi)核指令周期為3.3ns。在發(fā)揮其單指令多數(shù)據(jù)特點(diǎn)后，ADSP TS101S可以提供每秒24億次40bitMAC運(yùn)算或6億次80bitMAC運(yùn)算。以300MHz時(shí)鐘運(yùn)行時(shí)，完成1024點(diǎn)復(fù)數(shù)FFT（基2）時(shí)間僅 32.78us。1024點(diǎn)輸入50抽頭FIR需91.67us。
ADSP TS101S有強(qiáng)大的鏈路口傳輸功能，每個(gè)鏈路口傳輸速度已達(dá)到250Mbyte/S。總的鏈路數(shù)據(jù)率達(dá)1Gbyte/S（4個(gè)鏈路口），已經(jīng)超過(guò)了外部口的傳輸速率（800Mbyte/S）。

信號(hào)處理機(jī)的硬件結(jié)構(gòu)

系統(tǒng)結(jié)構(gòu)主要包括A/D轉(zhuǎn)換、數(shù)據(jù)存儲(chǔ)、邏輯控制，時(shí)鐘分配和數(shù)據(jù)傳輸五大模塊。以DSP為核心處理單元的信號(hào)處理機(jī)是以PCI插卡的形式直接插入計(jì)算機(jī)的 PCI總線插槽中。信號(hào)處理機(jī)通過(guò)PCI接口芯片與PCI總線連接，其功能是實(shí)現(xiàn)PC機(jī)與信號(hào)處理機(jī)之間數(shù)據(jù)傳輸和存儲(chǔ)。其系統(tǒng)結(jié)構(gòu)圖如圖1：

 
                               圖1系統(tǒng)結(jié)構(gòu)圖

其中A/D轉(zhuǎn)換器采用AD公司16位高精度A/D芯片AD976ARS，它是采用電荷重分布技術(shù)的逐次逼近型模數(shù)轉(zhuǎn)換器，器結(jié)構(gòu)比傳統(tǒng)逼近型ADC簡(jiǎn)單，且不再需要完整的模數(shù)轉(zhuǎn)換器作為核心。AD976ARS具有以下特點(diǎn)：
*它是16位的高精度A/D，可以做到16位不失碼。
*帶有高速并行接口。
*轉(zhuǎn)換速度為200ksps。
*可選內(nèi)部或外部的2.5V參考電源。
*帶有片上時(shí)鐘。

可直接接運(yùn)放AD8033輸出，其中AD8033是低功耗、高精度的運(yùn)放，這里接成跟隨器模式。轉(zhuǎn)換時(shí)鐘由CPLD給出(R/C)信號(hào)，CPLD轉(zhuǎn)接 DSP1的TMR0E，并倒相后形成R/C信號(hào)，這樣，數(shù)據(jù)采集的周期由DSP的定時(shí)器控制，可以實(shí)現(xiàn)周期可調(diào)的。又將AD976AARS的BUSY信號(hào)引入到CPLD，用于鎖存A/D轉(zhuǎn)換數(shù)據(jù)。運(yùn)放與A/D的電路結(jié)構(gòu)如圖2：
 
                       
系統(tǒng)采用1片CPLD（EMP3256）作A/D轉(zhuǎn)換輸入數(shù)據(jù)鎖存、產(chǎn)生DSP所需的復(fù)位信號(hào)等。同時(shí)，CPLD還要完成PCI橋的一些控制信號(hào)的生成、轉(zhuǎn)接。實(shí)際上也就是作為PCI局部總線的仲裁器，它對(duì)PCI接口芯片和DSP提出的占用局部總線的請(qǐng)求進(jìn)行仲裁，協(xié)調(diào)它們之間的邏輯關(guān)系，使局部總線上的操作順利進(jìn)行。系統(tǒng)還采用了兩片16K×16位的雙口RAM IDT70V261來(lái)構(gòu)成DSP信號(hào)處理機(jī)與PCI的接口，其中RAM1作數(shù)據(jù)輸入，RAM2 作數(shù)據(jù)輸出。

PCI橋采用PCI 9054完成，PCI 9054是PLX Technology公司的較新產(chǎn)品，是一低成本，低功耗，功能較強(qiáng)的PCI橋芯片，可以連接PC機(jī)的PCI總線和局部總線，是先進(jìn)的PCI I/O加速器，采用了先進(jìn)的PLX數(shù)據(jù)流水線結(jié)構(gòu)技術(shù)，是32位、 33MHz的PCI總線主I/O加速器；符合PCI本地總線規(guī)范2.2版，有M、C、J三種模式；針對(duì)不同的處理器及局總線特性可選，盡量減少中間邏輯；具有可選的串行E2PROM接口，本地總線時(shí)鐘可和PCI時(shí)鐘異步。PC9054內(nèi)部有6種可編程的FIFO，以實(shí)現(xiàn)零等待突發(fā)傳輸及本地總線和PCI總線之間的異步操作；支持主模式、從模式、DMA傳輸方式，因其強(qiáng)大的功能可應(yīng)用于適配卡和嵌入式系統(tǒng)中。但由于DSP沒(méi)有提供直接與PCI 9054接口的引腳，故采用雙口RAM作數(shù)據(jù)緩沖，其優(yōu)點(diǎn)是不必改造PCI產(chǎn)生信號(hào)以適應(yīng)DSP的要求。時(shí)序配置上較為容易。同時(shí)，分開(kāi)設(shè)置的輸出輸入通道，也方便了用戶的應(yīng)用。

DSP1與EPROM, 雙口RAM，及CPLD連接如圖3： 
    
                

雙口RAM采用IDT70261，它是由美國(guó)IDT公司生產(chǎn)的高速16kX16帶有中斷的雙端口SRAM。它采用100—pmTQFP封裝，典型功耗為 750mW，最大存取時(shí)間有兩個(gè)等級(jí)：商業(yè)級(jí)有15/20/25/35/55ns(max),工業(yè)級(jí)有20/25/35/55ns(max)。它具有如下特點(diǎn)：
(1)有兩套完全獨(dú)立的控制線，地址線和I/O線，允許兩個(gè)獨(dú)立的系統(tǒng)同時(shí)對(duì)雙端口存儲(chǔ)器進(jìn)行訪問(wèn)。
(2)具有完全獨(dú)立的忙邏輯，可以保證兩個(gè)系統(tǒng)對(duì)同一單元進(jìn)行讀寫(xiě)操作的正確性。
(3)中斷邏輯允許CPU通過(guò)端口直接進(jìn)行通信，標(biāo)識(shí)器邏輯允許兩個(gè)控制器共享資源。(4)允許數(shù)據(jù)高速存取，最快存取時(shí)間為15ns,可與大多數(shù)高速處理器配合使用，無(wú)需      插入等待狀態(tài)。
(5)具有Master/Slaver控制腳，在存儲(chǔ)容量和數(shù)據(jù)位寬上能方便地?cái)U(kuò)展。
(6)各端口完全異步操作。

雙口RAM作DSP3 （TS 101S）輸出暫存，故與DSP3的WRL相連。DSP3與雙口RAM的連接如圖4：
  
            
本系統(tǒng)采用DSP片之間以鏈路口互連方式，每對(duì)DSP間保留2個(gè)鏈路通道，總數(shù)據(jù)速率可達(dá)500Mbyte/S。采用鏈路口互連可以大大簡(jiǎn)化PCB板的復(fù)雜度。鏈路口互連是ADSP系列芯片的特有功能，也是ADSP處理器能以低成本組成多片高性能信號(hào)處理機(jī)的主要因素。DSP間的連接如圖5： 
                       

結(jié)束語(yǔ) 

本系統(tǒng)用于從外部采集信號(hào)，經(jīng)數(shù)字信號(hào)處理機(jī)上的DSP芯片做信號(hào)處理，然后實(shí)現(xiàn)與PC機(jī)實(shí)時(shí)傳輸及數(shù)據(jù)存儲(chǔ)，因此可對(duì)信號(hào)處理結(jié)果進(jìn)行實(shí)時(shí)更新，從而實(shí)現(xiàn)數(shù)字信號(hào)處理機(jī)與相應(yīng)設(shè)備間的高速數(shù)據(jù)傳輸。本系統(tǒng)還可應(yīng)用于高速數(shù)據(jù)采集卡、視頻處理卡、網(wǎng)卡等高速設(shè)備中。其中TigerSHARC系列芯片以其強(qiáng)大的運(yùn)算能力從而大大的降低了開(kāi)發(fā)成本，同時(shí)信號(hào)處理機(jī)的研制周期也可大為縮短，更容易的研制出性價(jià)比更高的信號(hào)處理機(jī)。而PCI 9054 以其強(qiáng)大的功能和簡(jiǎn)單的用戶接口，為PCI總線接口的開(kāi)發(fā)提供了一種簡(jiǎn)潔的方法，本系統(tǒng)經(jīng)過(guò)測(cè)試，高速數(shù)據(jù)能夠正確采集和傳輸。在高速數(shù)據(jù)傳輸系統(tǒng)中，利用PCI總線的高速特性實(shí)時(shí)傳輸和存儲(chǔ)采集數(shù)據(jù)，有效解決了數(shù)據(jù)的傳輸和處理的實(shí)時(shí)性，隨著PCI總線的普及應(yīng)用，基于PCI總線的傳輸系統(tǒng)設(shè)計(jì)有十分廣闊的前景。

參考文獻(xiàn)
[1] 蘇濤,蔡建隆,何學(xué)輝.DSP接口電路設(shè)計(jì)與編程  西安:西安電子科技大學(xué)出版社
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[3] ADSP-TS101 TigerSHARC Processor Hardware Reference.