數字波束形成技術充分利用陣列天線所獲取的空間信息，通過信號處理技術使波束獲得超分辨率和低副瓣的性能，實現了波束的掃描、目標的跟蹤以及空間干擾信號的零陷，因而數字波束形成技術在雷達信號處理、通信信號處理以及電子對抗系統中得到了廣泛的應用。數字波束形成是把陣列天線輸出的信號進行AD采樣數字化后送到數字波束形成器的處理單元，完成對各路信號的復加權處理，形成所需的波束信號。只要信號處理的速度足夠快，就可以產生不同指向的波束。由于數字波束形成一般是通過DSP或FPGA用軟件實現的，所以具有很高的靈活性和可擴展性。本文主要介紹了一個自適應波束形成器的原理及其實現方法，結合當今最先進的可編程芯片，包括數字信號處理器(DSP)，現場可編程邏輯門陣列(FPGA)實現了數字波束形成，適用于如3坐標雷達系統等復雜陣列信號處理系統。其研制成果已應用在多部相控陣雷達中，縮小了我國在這個領域與其他國家之間的差距，具有重要的經濟意義和軍事意義。
1 數字波束形成系統的基本結構
采用數字方法對陣元接收信號加權處理形成天線波束，陣列天線陣元的方向圖是全方向的，陣列的輸出經過加權求和后，將陣列接收的方向增益聚集在一個方向上，相當于形成了一個波束，這就是數字波束形成的物理意義。數字波束形成器一般由兩個主要部分組成，一部分是以數字信號處理器和自適應算法為核心的最優(次優)權值產生網絡，另一部分是以動態自適應加權網絡構成的自適應波束形成網絡。波束形成算法是波束形成的核心和理論基礎，他通過接收的信號和一些先驗知識計算出加權因子，然后再對輸入的信號在波束形成網絡中進行加權處理完成波束形成。
當進行多波束形成時，系統基本構成如圖1所示。陣列天線每個陣元收到的信號經過混頻、中放和正交相位檢波，變為正交視頻信號I和Q分量，再分別經由AD變換器轉變為數字量I和Q，將數字信號送入波束形成運算器，分別與N組權值進行復數乘法運算，即得到所需的N個波束通道的信號。數字波束形成運算器由FPGA通過編程實現，主要進行權值的存儲和把各路波束所需的權值信息存儲于FPGA內部的存儲模塊中，通過進行乘加運算，來實現多波束的產生。
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本文選用Altera公司的STRATIX器件，及其仿真軟件QuartusⅡ4.1，運用VHDL語言與Altera的megafun-citions模塊化函數庫相結合編程設計來實現數字多波束形成器。文中舉例所用的天線陣為N陣元等距線陣，在數字波束形成部分要實現十路數字波束形成。
2基于FPGA和ADSP器件的數字波束形成器的實現
2.1硬件組成
數字波束形成器由3片FPGA和1片ADSP-21060器件來實現，其中第一片和第二片FPGA完成輸入接收通道的校正以及復數乘法累加運算并最終形成十個波束；第三片FPGA完成整個系統的的時序和模式控制并將前兩片FPGA運算的結果合成后輸出，需要時副瓣對消的運算也在這一片完成。ADSP-21060器件主要完成接收通道校正系數和波束形成系數的實時計算，需要時進行副瓣對消系數的計算和發射通道校正運算。系統組成框圖如圖2所示。
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其中總線上的標號解釋如下：
1：輸入的多通道A／D中頻采樣后的數字信號；
2：第三片FPGA傳輸控制信號給前兩片FPGA；
3：前兩片FPGA乘法累加運算結果輸出到第三片FPGA；
4，5，6：ADSP-21060與FPGA的數據總線；
7：數字波束形成器的最終輸出數據；
8：外部輸入的模式控制信號。
為了讓硬件平臺具有很強的通用性，對于FPGA器件，選用了Altera公司含有大容量片內RAM和硬件乘法器的Stratix系列的EPlS60芯片，該芯片有18個硬件乘法器模塊，內部存儲空間達到5 215 kb，邏輯單元數達到了57 120 les，完全能滿足此波束形成器的實現，并能利用冗余空間放置其他運算單元和控制模塊，基本實現了系統的集成化模塊化設計。且此器件的運算頻率完全滿足需要，片內大量的剩余資源空間可以提供給后續部分的使用。
最終3片FPGA芯片的資源占用情況分別為：對于FPGAl芯片，編譯后的資源為占用18個硬件乘法單元，占用1 680 kb／s片內存儲空間，占用邏輯資源16 791 les；對于FPGA2芯片，編譯后的資源為占用18個硬件乘法單元，占用1 680 kb片內存儲空間，占用邏輯資源15 608 les；對于FPGA3芯片，編譯后的資源占用為占用0個硬件乘法單元，占用103 kb片內存儲空間，占用邏輯資源7 599 les。由以上具體數據可見，對于FPGA1和FPGA2芯片，因為需要做大量的乘法累加運算，芯片的硬件乘法單元已全部占用，但片內存儲空間只占用了32％，邏輯單元最多也只占用了不到30％。
2.2 工作過程
數字波束形成器由3片FPGA和1片ADSP-21060器件來實現功能，其中FPGA器件主要完成輸入輸出數據的緩存以及大量的乘法累加運算并產生或傳輸所需的各種時序和控制信號，ADSP-21060器件主要完成所需各種系數的實時計算。下面分別加以具體說明。
2.2.1 FPGA的工作過程
這樣可以利用波束形成系數的共扼關系，將原本占一半數據量的復數乘法運算變為加減運算，大大降低了乘法器的使用量。
FPGA1和FPGA2器件基本功能相同，他由存儲器模塊、接收校正網絡、復數乘法累加器、地址和控制信號產生模塊以及輸出FIFO等幾個模塊實現。多路中頻回波I，Q信號進入FPGA器件后首先進入雙口RAM暫存，若當前工作在接收校正模式，則ADSP-21060器件會從此雙口RAM中讀取數據以計算接收校正系數，若工作在正常模式，則FPGA會自己產生地址和控制信號，將此雙口RAM中的數據讀出進入接收校正網絡，同時進入此網絡的還有ADSP-21060器件計算出的接收校正系數，在這個網絡中完成接收通道的校正后數據進入主乘法器，即復數乘法累加器，這一步運算需要用到波束形成系數，這個系數仍然是由ADSP-21060器件實時計算出并放在FPGA中相應的雙口RAM里，通過地址和控制信號產生模塊可以將從雙口RAM中讀出的數據和接收校正網絡輸出的數據在乘法累加器前級進行路數和距離單元的對齊。復數乘法累加器的輸出最后進入FIFO在時間和距離上進行重排，最終輸出到FPGA3。FPGA1／FPGA2器件的功能框圖如圖3所示。
